KAIST 최재혁 교수팀, ‘대한민국 반도체 설계대전’ 대통령상 수상

[이뉴스투데이 전한울 기자] KAIST는 최재혁 전기및전자공학부 교수 연구실에서 ‘제22회 대한민국 반도체 설계대전’ 대통령상 수상자를 배출했다고 22일 밝혔다.

‘제22회 대한민국 반도체 설계대전’은 산업통상자원부와 한국반도체산업협회가 공동으로 주관하는 반도체 설계 전문 공모전이다. 반도체 설계분야 대학(원)생들의 설계 능력을 배양하고, 창의적인 아이디어를 발굴하는 것을 목표로 한다.

대통령상 수상자는 최재혁 교수 연구실의 박선의 박사과정, 조윤서 박사과정, 방주은 박사과정 학생으로 6G 통신에서 통신을 방해하는 잡음을 획기적으로 낮추는 ‘초 저잡음 신호’를 생성할 수 있는 CMOS(상보형금속산화반도체) 공정 기반의 칩을 개발했다.

6G 통신은 최대 20 기가bps(Gbps)의 전송 속도를 갖는 5G 통신 대비 최대 50배 빠른 1 테라bps(Tbps)를 목표로 연구가 진행되고 있다. 

일반적으로 통신 주파수 대역이 올라갈수록 넓은 통신 대역폭을 사용할 수 있어 데이터 전송 속도를 높일 수 있다. 6G 통신에서 요구하는 높은 데이터 전송 속도를 위해서는 100기가헤르츠(GHz) 이상 주파수 대역의 사용이 필수적이다. 

하지만 이러한 높은 주파수 대역에서 반송파로 사용될 수 있는 정확한 기준 신호를 CMOS 공정을 이용해 만드는 것은 큰 난제였다.

CMOS 공정이 초소형, 저전력 디자인에 유리함에도 불구하고 동작 주파수와 고주파 대역 이득에 한계가 있고, 저잡음 특성이 SiGe, InP 등의 현존하는 다른 공정에 비해 불리하기 때문에 100 기가헤르츠(GHz) 이상의 주파수 대역에서 초 저잡음 성능을 달성하기 어려웠기 때문이다. 

최재혁 교수팀 학생들이 개발한 칩에서는 CMOS 공정을 사용해 처음으로 100기가헤르츠(GHz) 이상 대역에서 고차 변‧복조 기술을 지원할 수 있는 초 저잡음 신호 생성 기술을 선보였다.

이 기술은 CMOS 공정 기반으로도 6G 통신에서 요구하는 초 저잡음 성능을 달성할 수 있다는 것을 보여줌으로써 장차 상용화될 6G 통신 칩의 가격 경쟁력과 집적도를 높이는 데 기여할 것으로 기대된다.

대통령상 수상팀에게는 상금 500만원과 부상이 수여된다. 시상식은 22일 코엑스에서 진행된다.